{"id":715210,"date":"2022-05-29T11:00:00","date_gmt":"2022-05-29T09:00:00","guid":{"rendered":"https:\/\/www.tomshardware.fr\/?p=715210"},"modified":"2023-09-20T13:08:10","modified_gmt":"2023-09-20T11:08:10","slug":"imec-presente-sa-feuille-de-route-des-noeuds-de-gravure-jusquen-2036","status":"publish","type":"post","link":"https:\/\/www.tomshardware.fr\/imec-presente-sa-feuille-de-route-des-noeuds-de-gravure-jusquen-2036\/","title":{"rendered":"L’Imec pr\u00e9sente sa feuille de route pour les n\u0153uds de gravure jusqu’en 2036"},"content":{"rendered":"\n
La semaine derni\u00e8re, l’Imec (Institut de micro-\u00e9lectronique et composants), a d\u00e9voil\u00e9, dans le cadre de l\u2019\u00e9v\u00e8nement Future Summit<\/em> \u00e0 Anvers en Belgique, sa feuille de route jusqu\u2019en 2036 pour les n\u0153uds de processus et designs de transistors. Pour la finesse de gravure, les projections englobent donc logiquement des n\u0153uds inf\u00e9rieurs \u00e0 1 nm.<\/p>\n\n\n\n Avant toute chose, quelques mots sur l\u2019Imec. Assez peu connu du grand public, c’est “un institut de recherche inter-universitaire flamand en micro-\u00e9lectronique et nanotechnologies situ\u00e9 \u00e0 Louvain en Belgique”<\/em>. L\u2019institut collabore avec les principaux fabricants mondiaux de semi-conducteurs (TSMC, Intel, Samsung\u2026) et autres entreprises de conception de logiciels pour semi-conducteurs (Synopsys, Cadence\u2026). C\u2019est \u00e9galement un partenaire d\u2019ASML, la soci\u00e9t\u00e9 hollandaise leader de la fabrication de machines de photolithographie (scanners EUV \/ DUV) ; celle-ci est d\u2019ailleurs intervenue au cours de l\u2019\u00e9v\u00e8nement.<\/p>\n\n\n\n A lire > Samsung : la production de masse en 3 nm doit d\u00e9buter d\u00e8s ce trimestre<\/a><\/strong><\/p>\n\n\n\n Ces pr\u00e9cisions faites, regardons la feuille de route de l\u2019institut. Elle mentionne des conceptions de transistors allant des d\u00e9sormais traditionnels FinFET (jusqu\u2019au 3 nm), \u00e0 des conceptions dites GAA (Gate All Aroun<\/em>d), du 2 nm<\/a> \u00e0 l\u2019A7 (sept angstr\u00f6ms ; un angstr\u00f6m vaut 0,1 nanom\u00e8tre). Viendront ensuite des conceptions in\u00e9dites pour les n\u0153uds A5, A3 et A2 (CFET \u2013 Complementary FET<\/em>). En mati\u00e8re de calendrier, l\u2019A7 ouvrira potentiellement l\u2019\u00e8re du sub-1 nm vers 2030 ; il n\u2019est cependant pas garanti que les concepteurs de puces suivent le m\u00eame rythme, notamment en raison des co\u00fbts exponentiels. <\/p>\n\n\n\n Par ailleurs, deux diapositives pr\u00e9sent\u00e9es par ASML montraient que le DUV standard offre une densit\u00e9 de 100 MTr\/mm2 (m\u00e9ga-transistor par millim\u00e8tre carr\u00e9) ; le 0,33 NA actuel permet une densit\u00e9 d\u2019environ 500 MTr\/mm2. Les machines High NA \u00e0 venir (0,55 NA) la porteront \u00e0 environ 1000 MTr\/mm2.<\/p>\n\n\n\n<\/a>
L’\u00e8re du sub-1 nm en 2030<\/h2>\n\n\n\n
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